熟悉Linux Shell环境的同学对“在当前工作目录下打开新的终端Tab”这一功能并不陌生吧，可是偏偏Mac […]
为什么仿真输出都是红线
经常有学习Verilog的新人问我：为什么我仿真的时候发现所有的模块输出都是红线？一开始我都还是不厌其烦地帮助 […]
如何使用Cadence的LEC工具完成逻辑一致性验证
Conformal ® LEC Logic Equivalence Checker是Cadence旗下的一款软 […]
How To Mix VHDL And Verilog In Simulation
I will talk about this topic later. Basically, If you a […]
如何将VHDL转化为Verilog
如果说到“最受欢迎的数字RTL设计语言”，大部分来自北美的公司都会选择Verilog，而欧洲的同僚们都会支持V […]
Why Do Setup Time And Hold Time Matter
In this article, I am going to talk about the definitio […]
如何快速搭建模块验证平台
IC设计师需要掌握验证技巧吗？个人认为，是的，做设计的人起码应该理解基本的验证方法学。如果你想做到充分掌握VM […]
不要生成本地时钟和复位信号
一开始会想到写这样一个题目时，我正在青岛的海滩上玩耍。自从我上一次来到海边已经过了很久了。青岛那温暖而咸湿的海 […]
什么是良好的Verilog代码风格？
1. 前言 前段时间在公司负责制定代码规范，费了九牛二虎之力，终于整理出来一份文档。由于保密规定的缘故，无法与 […]