两位语言学家的相遇

分享我们对不同语言所知的一切

关于我们
编程语言
自然语言
开源项目
碎碎念
提问专区
语言偏好:
- 中文
- English
粤ICP备15082938号

关于我们
编程语言
自然语言
开源项目
碎碎念
提问专区
语言偏好:
- 中文
- English
粤ICP备15082938号

首页
粤ICP备15082938号

粤ICP备15082938号

如有问题请到我的公众号后台留言！

最多阅读

一个合格数字IC设计工程师的知识结构 - 19,849 views
什么是良好的Verilog代码风格？ - 7,386 views
KWSequence – Javascript项目 - 4,729 views
与Verilog有关的Vim实用技巧 - 3,644 views
如何使用Cadence的LEC工具完成逻辑一致性验证 - 3,450 views
如何快速搭建模块验证平台 - 3,242 views
如何将VHDL转化为Verilog - 2,120 views
跨时钟域问题学习笔记 - 2,108 views
SystemC与Verilog的语法对比 - 1,480 views
为什么仿真输出都是红线 - 1,409 views

分类目录

碎碎念 (6)
个人观点 (9)
自然语言 (1)
- 英语 (1)
学习笔记 (6)
编程语言 (30)
- JavaScript (9)
- Matlab (1)
- SpinalHDL (1)
- SystemC (6)
- SystemVerilog (3)
- Verilog (17)
- VHDL (5)
开源项目 (6)

关键词

AndyTiming APB Bus Bus Interface Dummy Module Macro Generated Clock Generated Reset HDL Conversion IC设计工程师 IFM Interface Function Model Knowledge Base KWSequence LEC Locally Generated Clock Locally Generated Reset Makefile Memory Shell Module Debug Slave Interface SynaptiCAD SystemC Compile Environment UVM Verification Verilog 2001 VHDL2Verilog Vim VMM 两拍同步器乘法器代码风格保持时间关键路径同步FIFO 同步复位建立时间异步复位形式验证数字芯片设计断言时序图波形图测试平台独热码状态机跨时钟域跨时钟域

最新评论

huang发表在《不要生成本地时钟和复位信号》
binbin发表在《不要生成本地时钟和复位信号》
KellenWang发表在《关于我们》
jjt_nj发表在《关于我们》
KellenWang发表在《关于我们》

Copyright 2024 两位语言学家的相遇 All Right Reserved. Theme By ThemeGrill. Proudly powered by WordPress

关于我们
编程语言
自然语言
开源项目
碎碎念
提问专区
语言偏好:
- 中文
- English
粤ICP备15082938号

搜索：

开始在上面输入您的搜索词，然后按回车进行搜索。按ESC取消。

返回顶部