本项目灵感来自于一条知乎回答:为什么富人越来越富,穷人越来越穷?-崔绍瑄的回答。原文摘录一部分供大家理解这个游 […]
KWSequence – Javascript项目
本工具的用意是方便数字IC设计工程师绘制自己的电路时序图。 I. 项目目标 提供一个在线生成数字电路仿真波形图 […]
与Verilog有关的Vim实用技巧
1. 前言 其实很早之前就应该写这篇文章了,只是最近太忙了。这几天看到我只列了一个空标题在这里都有好几个人点进 […]
SystemC与Verilog的语法对比
为了方便熟悉Verilog语言的同学更快地熟悉SystemC的语法特征,我经过这段时间的学习,特意整理了以下表 […]
KWRisc – SystemC及Verilog 项目
本项目是一个基于开源指令集RISC-V实现的开源处理器项目。 +20
StrictVerilog – JavaScript项目
前两天看到一份美国加州大学伯克利分校的计算机系内部教程,其中有这么一句话深深刺痛了曾经初学Verilog时的我 […]
为什么仿真输出都是红线
经常有学习Verilog的新人问我:为什么我仿真的时候发现所有的模块输出都是红线?一开始我都还是不厌其烦地帮助 […]
跨时钟域问题学习笔记
开写之前,首先我要声明一下,本文中总结的主要内容都可以在这篇在线论文中找到:Clock Domain Cros […]
如何使用Cadence的LEC工具完成逻辑一致性验证
Conformal ® LEC Logic Equivalence Checker是Cadence旗下的一款软 […]
How To Mix VHDL And Verilog In Simulation
I will talk about this topic later. Basically, If you a […]