本项目是一个基于开源指令集RISC-V实现的开源处理器项目。 +20
StrictVerilog – JavaScript项目
前两天看到一份美国加州大学伯克利分校的计算机系内部教程，其中有这么一句话深深刺痛了曾经初学Verilog时的我 […]
为什么仿真输出都是红线
经常有学习Verilog的新人问我：为什么我仿真的时候发现所有的模块输出都是红线？一开始我都还是不厌其烦地帮助 […]
跨时钟域问题学习笔记
开写之前，首先我要声明一下，本文中总结的主要内容都可以在这篇在线论文中找到：Clock Domain Cros […]
如何使用Cadence的LEC工具完成逻辑一致性验证
Conformal ® LEC Logic Equivalence Checker是Cadence旗下的一款软 […]
How To Mix VHDL And Verilog In Simulation
I will talk about this topic later. Basically, If you a […]
Real Time Stimulus And Simulation – System Verilog Project
I know that there are so many available methodologies f […]
如何将VHDL转化为Verilog
如果说到“最受欢迎的数字RTL设计语言”，大部分来自北美的公司都会选择Verilog，而欧洲的同僚们都会支持V […]
Why Do Setup Time And Hold Time Matter
In this article, I am going to talk about the definitio […]
如何快速搭建模块验证平台
IC设计师需要掌握验证技巧吗？个人认为，是的，做设计的人起码应该理解基本的验证方法学。如果你想做到充分掌握VM […]