StrictVerilog – JavaScript项目

前两天看到一份美国加州大学伯克利分校的计算机系内部教程，其中有这么一句话深深刺痛了曾经初学Verilog时的我。

It is relatively easy to write legal Verilog code which is probably functionally incorrect.

写一份合乎语法的Verilog代码不难，想把电路功能做对却并不容易。

Verilog的语法书和市场上常见的各种教材作者都不遗余力地再为广大Verilog学习者挖坑。我经常见到捧着书里晦涩难懂的代码示范跑来问我的初学者，很多学生花了很多时间去研究两句带延迟的赋值语句执行的先后顺序却连一行可综合的计数器都写不出来，白白把对数字电路设计的一腔热情消耗在了这些与电路毫无关联的细枝末节之处，直到开始对这门专业敬而远之甚至心生厌恶，不禁令人感到扼腕叹息。

因此，在这里我打算开发一个在线Verilog语法检查工具，对Verilog语法进行更加严格的定义，帮助初学者走出学习困境，尽快掌握规范的Verilog代码书写方式。本项目的名称定为StrictVerilog，意思是“严格版Verilog”。如果你的代码可以通过本工具的检查，说明代码具有良好的可综合性，符合常规数字电路的设计书写规范。

 I. 项目目标

开发一款在线Verilog语法检查工具，支持文件上传、检查和生成报告。

II. 项目日志

Day 10.Jun.2016
项目页面创建完毕。

Day 17.Aug.2016
真是蛋疼啊，最近比较忙，项目暂时搁置了，而且我打死都找不到讲解wp站文件上传机制的文章，不晓得要如何把文件上传到服务器啊，知道的同学欢迎告知我，谢谢。

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