个人观点, 编程语言, Verilog05/09/16 Monday08/11/16 Thursday 为什么仿真输出都是红线 经常有学习Verilog的新人问我：为什么我仿真的时候发现所有的模块输出都是红线？一开始我都还是不厌其烦地帮助 […]