近似语法比较 语法 SpinalHDL Verilog 阻塞赋值 a := U"h3" a <= 4'h3; 非阻塞赋值 a \= U"b11" `a = 4’b11; 连线 a <> b .a(b) 线 val a = UInt(4 bits) wire[3:0] a; 寄存器 val a = Reg(UInt(4 bits)) reg[3:0] a; 复位 always@（posedge clk or negedge rstn) if(!rstn) a <= 4'h0; val a = Reg(Uint(4 bits)) init(0) […]